`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2025/03/03 10:17:36
// Design Name: 
// Module Name: delay2clk
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module delay2clk(
    input           i_clk   ,
    input           i_rst   ,
    input           i_in    ,
    output          o_out
);

reg [1:0] ro_out;

assign o_out = ro_out[1];

always @(posedge i_clk , posedge i_rst) begin
    if(i_rst)
        ro_out <= 'd0;
    else 
        ro_out <= {ro_out[0],i_in};   
end
endmodule
